Informe #13: DESARROLLO DE COMPONENTES USANDO VERILOG

UNIVERSIDAD DISTRITAL FRANCISCO JOSE DE CALDAS

INGENIERIA ELECTRONICA

MATERIA

FUNDAMENTOS DE CIRCUITOS DIGITALES

GRUPO 005-1

SALOMON FELIPE RAMIREZ BUITRAGO

20182005041

DOCENTE

CESAR ANDREY PERDOMO CHARRY

26 DE JULIO DEL 2020

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INTRODUCCION

Esta práctica nos introduce a una nueva herramienta para la creación de componentes, estamos hablando de la herramienta de Verilog. Esta herramienta consiste en describir el hardware de un componente con el propósito de usarlo, sin la necesidad de implementar subcomponentes.

Para lograr esto, se usa UDB (Universal Digital Block). Esto permite describirlos de manera comportamental y funcional.

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MATERIALES

• PSoC Creator 4.3.

• PSoC 5LP

• Tarjeta de desarrollo

• Jumpers

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METODOLOGIA

Debemos desarrollar un decodificador de Binario a 7 segmentos con la nueva herramienta Verilog.

Con el uso de una PSoC 5LP y su IDE PSoC Creator 4.3, ha sido desarrollada esta práctica. También se nos da indicación de conexiones:

Figura 1. Tarjeta de desarrollo. [1]

En un principio tenemos el componente del decodificador de binario a 7 segmentos. Este circuito ha sido implementado con compuertas, por lo que aún no se ha usado la herramienta de Verilog. Primeramente vemos que toca definir las entradas y a partir de estas, empezamos a poner las compuertas de cada salida:

Figura 2. Decodificador de binario a 7 segmentos.

Tras tener establecido el circuito con compuertas, procedemos a crear su símbolo, que puede ser generado de manera automática, dando click derecho en el esquema y dando "Generate Symbol":

Figura 3. Generate Symbol.

Dando como lugar al símbolo:

Figura 4. Símbolo compuertas.

Ahora podemos revisar el consumo que tiene el componente, a través de la pestaña de resultados:

Figura 5. Resultados con compuertas.

Luego implementamos el circuito usando Verilog. De manera que ahora en vez de generar el circuito en un principio, empezaremos creando su símbolo. Por lo que es necesario considerar las entradas que tendrá nuestro circuito. Para el ejercicio propuesto, se ha optado por generar el verilog de manera comportamental.

Entonces creamos el símbolo correspondiente:

Figura 6. Símbolo comportamental.

A partir de este símbolo, creamos el Verilog correspondiente. Para esto, damos click derecho en la hoja del símbolo y en la opción "Generate Verilog":

Figura 7. Generate Verilog.

Que nos dará como resultado la descripción de las entradas que hemos puesto:

Figura 8. Descripción de las variables de entrada.

Y a continuación, modelamos el resto. Para esto contemplamos las variables que estarán sujetas a cambios en el comando always. A partir de el uso de case, pasaremos a describir las posibles combinaciones, es decir, a cada caso de entrada (4 bits), les estableceremos sus correspondientes salidas (7 bits), por lo que estaremos dando a cada código binario, su correspondiente código para 7 segmentos. Además tendremos un caso por defecto que será cuándo no ingresemos aún nada, lo estableceremos con el comando default y pondremos todo apagado para esta situación:

Figura 9. Descripción de los casos en el decodificador.

Ahora podemos revisar el consumo de este componente, a través de la pestaña de resultados:

Figura 10. Resultados con verilog.

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ANÁLISIS DE RESULTADOS

Para el decodificador binario a 7 segmentos con compuertas se generó la tabla:

FIgura 8. Tabla de binario a 7 segmentos.

Ahora sacamos la ecuación correspondiente a cada uno de los segmentos por medio de mapas de Karnaugh:

• En A:

• En B:

• En C:

• En D:

• En E:

• En F:

• En G:

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CONCLUSIONES

• Como se puede observar en las figuras 5 y 10, el consumo de ambos componentes es el mismo. Sin embargo, es probable que hayan otros componentes con un consumo mucho menor por medio de Verilog. Además de que se puede observar que es más sencillo describir al componente, que implementarlo de manera directa.

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WEBGRAFIAS

[1]. Documento correspondiente al laboratorio 13.